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평가점수A

[asic] vhdl을 이용한 counter 설계

등록일 2004.05.03 한글파일한글 (hwp) | 6페이지 | 가격 600원

목차

1. 실험이론

2. VHDL 파형
<파형>
*up-counter
*down-counter

3.검토

본문내용

1. 실험이론

카운터는 순차 회로로서 왼쪽의 state diagram과 같이 값이 증가하는 것을 up-counter라 하고 왼쪽의 화살표와 반대 방향으로 값이 감소하는 카운터를 down-counter라 한다. 그중에서도 왼쪽은 0에서 9까지의 10진수를 count하는 10진 counter이다.
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