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[vhdl] asic설계실험 발표자료

등록일 2003.12.22 파워포인트파일MS 파워포인트 (ppt) | 10페이지 | 가격 1,000원

소개글

vhdl 발표자료입니다....
ppt자료입니다.....

목차

1. 전체 구성도
2. 각 블록 설명

본문내용

Key Check
★ clock과 reset을 제외하고 외부에서 들어오는 모든 신호( start, hour_up, hour_down, min_up, min_down )를 블록에 거치게 함
★ 5~10 clock이 한번의 입력이 되게 하고 10 clock 이상이 들어왔을 시에는 10 clock 단위마다 한번의 입력으로 받아들여지게 설계
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