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[회로설계]VHDL로 구현한 LCD(시계표현) 및 세그먼트(알람시각)를 이용한 디지털 시계

등록일 2003.12.08 파일확장자압축파일 (alz) | 1페이지 | 가격 3,500원

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소개글

VHDL(xilinx로 설계)로 구현한 디지털 시계의 소스파일과 프로젝트파일
LCD로 시각을 표현하고 세그먼트에는 알람시각을 표현 두개다 조정이 가능하며, 알람시각에 맞게 외부출력으로 표현
입력핀: 리셋, 시계조정모드, 알람 조정모드, 시증가버튼, 분 증가 버튼
출력: 7세그먼트, LCD, LED2개(한개는 알람시각에 대한 am, pm알림LED, 다른 하나는 알람 시각이 되었을때 들어오는 LED).
*count1000블럭과 count10블럭은 제가 q값을 실험키트(mp3000)에 다운로딩해 보면서 q값을 조정하여 최 적인 값을 설정해 놓은 것입니다. 좀더 좋은 값이 있다면 바꾸시면 됩니다. 궁금하신 사항있으시면 메일 주세요!!

컴파일 실행환경

없음

본문내용

JDF E
// Created by ISE ver 1.0
PROJECT lcd_seg_watch
DESIGN lcd_seg_watch Normal
DEVKIT xcs10-3pc84
DEVFAM spartan
FLOW FPGA Express VHDL
MODULE count25.vhd
MODSTYLE count25 Normal
MODULE count.vhd
MODSTYLE count Normal
MODULE segment7.vhd
MODSTYLE segment7 Normal
MODULE count1000.vhd
MODSTYLE count1000 Normal
MODULE watch_termproject_top.vhd
MODSTYLE watch_termproject_top Normal
MODULE count500.vhd
MODSTYLE count500 Normal
MODULE lcd_blk1.vhd
MODSTYLE lcd_ctl Normal
MODULE count10.vhd
MODSTYLE count10 Normal
MODULE watch_control.vhd
MODSTYLE watch_control Normal
[STRATEGY-LIST]
Normal=True, 1069760870

참고 자료

집적 설계..
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