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[전자공학] Modelsim & Synplify & ISE를 이용한 VHDL 시뮬레이션

등록일 2003.11.25 파워포인트파일MS 파워포인트 (ppt) | 38페이지 | 가격 1,000원

소개글

Modelsim & Synplify & ISE를 이용한 VHDL 합성 및 시뮬레이션하는 방법입니다.

목차

1. Function 시뮬레이션
2. 합성(Synthesis)
3. Timing 시뮬레이션

본문내용

1. Function 시뮬레이션

1. 합성 및 시뮬레이션 할 VHDL 코드를 작성한다.
2. test_vector를 작성한다.
    (모델심에서의 test_vector은 여러 가지가 있지만 do file 로 설명을 하겠습니다.)

Ex)
add wave *

force x 0 0, 1 10 -r 20
force y 0 0, 1 5 -r 10
force c_in 1 0, 0 20 -r 40

run 3000ns
3. 모델심을 실행.
4. change directory를 선택하여 작업폴더를 생성
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