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[디지털] VHDL 강좌6

등록일 2001.11.11 한글파일한글 (hwp) | 7페이지 | 가격 1,000원

소개글

앞에서 std_logic은 nine values를 가지고 있다고 했습니다. 기억이 납니까?
그것을 이용하죠. 입력이 4비트의 6개의 입력을 가진 Mux를 한번 설계해 봅시다.
입력이 6개이면 이것을 선택하는 Select 단자는 3개가되어야 하겠죠. 그럼 입력이 6개임으로 2개의 단자는 don't care로 처리하는 것이 당연하겠죠. 꼭 don't care로 처리할 필요는 없습니다. 그렇지만 임의로 don't care로 처리합시다.
ex1)
library ieee;

목차

없음

본문내용

앞에서 std_logic은 nine values를 가지고 있다고 했습니다. 기억이 납니까?
그것을 이용하죠. 입력이 4비트의 6개의 입력을 가진 Mux를 한번 설계해 봅시다.
입력이 6개이면 이것을 선택하는 Select 단자는 3개가되어야 하겠죠. 그럼 입력이 6개임으로 2개의 단자는 don't care로 처리하는 것이 당연하겠죠. 꼭 don't care로 처리할 필요는 없습니다. 그렇지만 임의로 don't care로 처리합시다.
ex1)
library ieee;
use ieee.std_logic_1164.all;

entity mux41 is
port (a, b, c, d, e, f : in std_logic_vector(3 downto 0);
sel : in std_logic_vector(2 downto 0);
y : out std_logic_vector(3 downto 0));
end mux41;
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