교보문고 - 문서검색

로그인 회원가입

서비스 이용안내

문서뷰어 다운로드

고객 문의전화

02-890-3333 09:00~11:5013:00~18:00 (평일)

'베릴로그' 총 검색 결과 362건

베릴로그

목차 설명 개요도 주차 별 진행 설명 숫자3개를 먼저 정해논 후 숫자 3개를 받아서 그 숫자와 자리가 같으면 strike, 숫자는 같지만 자리가 틀리면 ball, 숫자와 자리가 틀리면 out. 예) 방어자가 입력(3,2,1) 로 레지스터를 통해 저장하고 공격하는 사람이..

리포트 > 공학/기술|2010.03.17|10페이지|1,000원|구매(0)|조회(0)

HDL, 베릴로그, 게임, 랜덤
디지털피아노 설계/ 베릴로그

..FILE:mod10.v module mod10(rst, clk, q, tc); input rst, clk; output [15:0] q; output tc; reg [15:0] q; reg tc; always @ (posedge rst or posedge clk) ..

리포트 > 프로그램소스|2013.12.05|0페이지|3,000원|구매(0)|조회(0)

디지털 피아노 설계, 베릴로그
ALU, Shifter, 베릴로그 소스, 예비, 결과레포트

..FILE:결과.doc 컴퓨터구조실험 과제 : 결과6 내용 : ALU, Shifter ◎ 실험결과3 >> ALU (mkALU.v) - 결과파형 >> Shifter (mkShift.v) - 결과파형 -sll -sll -sla -sra -rol -ror >> 고찰 ALU..

리포트 > 프로그램소스|2008.11.27|0페이지|1,500원|구매(0)|조회(0)

ALU, Shifter, 베릴로그, SLL, SLA
베릴로그 Fulladder

설계 개요 : 전가산기 설계 전 aldec툴을 익히면서 예제로 설계했던 반가산기 이전 단에서 올라오는 캐리를 고려하지 않음.가산기를 여러 개 연결하려면 각 가산기의 입력에는 데이터 비트 뿐만 아니라 이전 단의 캐리까지 더해져야함. 지금 설계하는 전가산기가 이전 단의 ..

리포트 > 공학/기술|2018.09.09|13페이지|700원|구매(0)|조회(0)

베릴로그, 디지털시스템설계, VHDL, verilog
Control Logic Unit, 베릴로그, 결과파일, 소스

..FILE:결과.doc 컴퓨터구조실험 과제 : 결과10 내용 : Control Logic Unit ◎ 실험결과 >> Control Logic Unit ( mkCPU.v ) - 결과파형 >> 고찰 지난번 RAM과 ROM을 실험하며 ROM에서 주소(6bit), 데이터1(..

리포트 > 프로그램소스|2008.11.27|0페이지|1,600원|구매(0)|조회(0)

Control Logic Unit, 베릴로그, 결과파일, 소스
Single Cycle CPU 제작,베릴로그, 소스, 레포트

..FILE:Single Cycle CPU 제작.hwp 프로젝트 제안서 제목 : Single Cycle CPU 제작 목 차 1. 프로젝트 목적……………………………………………… 1 2, 설계사항의 정의…………………………………………… 1 3. 프로젝트 구성………………………..

리포트 > 프로그램소스|2008.11.27|6페이지|3,000원|구매(0)|조회(0)

Single Cycle CPU 제, 베릴로그, 소스, 레포트, CPU
RAM에서의loadstore 기능구현, 베릴로그, 쿼터스, 결과소스

..FILE:결과.doc 컴퓨터구조실험 과제 : 결과8 내용 : RAM에서의load/store 기능구현 (Instruction Rom 연동) ◎ 실험결과 >> RCA (mkRCA.v) - 결과파형 >> 고찰 처음 수업시간에 Rom에 있는 정보를 읽기만 하여 RAM에 읽..

리포트 > 프로그램소스|2008.11.27|0페이지|1,500원|구매(0)|조회(0)

ram, loadstore, 베릴로그, 쿼터스, 결과소스
베릴로그 FSM 상태머신

모든 단위는 ns.0~ 14 : rstn이 0으로 됐으므로 입력이나 클럭에 어떠한 값에 관계없이 state와 y는 0으로 출력.21 ~ 30 : 현재상태가 S0인 상태서 x1=0, x2=1이 대입되어 아직은 현재상태가 S0이지만 상승에지를 만나는순간 현재상태가 ..

리포트 > 공학/기술|2018.09.09|12페이지|700원|구매(0)|조회(0)

베릴로그, 디지털시스템설계, verilog
베릴로그를 이용한 슬롯머신 설계

김기훈 작성년월일 2012. 11. 25 슬 롯 머 신 베릴로그로 구현한

리포트 > 공학/기술|2013.02.06|42페이지|1,000원|구매(0)|조회(0)

논리회로, 베릴로그, 논리, 슬롯머신, 슬롯
디지털 설계언어 베릴로그

①동기식 reset인가 비동기식 reset인가 rst를 이것과 반대로 compile 해서 제출always@(posedge clock, negedge reset)을 해석해보면clock가 positive일 때, negedge가 0이면 reset을 시킨다는 의미이다Examp..

리포트 > 공학/기술|2011.12.07|3페이지|1,500원|구매(0)|조회(0)

디지털, 설계, 베릴로그, 동기식, 비동기식, Reset, Example
Up Down Counter, Ring Counter,FSM,베릴로그 소스

..FILE:(.v file).zip ..FILE:mkRingCounter.v module mkRingCounter(res, clock, counter); input res, clock; output [3:0] counter; reg [3:0] counter; alwa..

리포트 > 프로그램소스|2008.11.27|0페이지|1,000원|구매(0)|조회(0)

Up Down Counter, Ring Counter, FSM, 베릴로그 소스
고속 Adder 설계/ 베릴로그

디지틀시스템설계 및 실습 5 2012. 11. 5~ << 고속 Adder 설계 >> ** 모듈 5 슬라이드를 참조하여 다음과 같이 단계적으로 adder를 설계한다. 1. 1비트 full adder를 설계한다. : FA1 2. 4비트 Ripple Carry Adder를 ..

리포트 > 공학/기술|2013.12.05|5페이지|1,000원|구매(0)|조회(0)

고속Adder 설계, 베릴로그, 디지털시스템
제곱근 구하기 조합회로 (시스템) 베릴로그 코드(조합회로와 순차회로)

시스템베릴로그 dataflow level로 코딩된 제곱근 조합회로 및

리포트 > 프로그램소스|2017.06.01|0페이지|7,000원|구매(0)|조회(0)

베릴로그, 제곱근, verilog, sqrt, 조합회로, 라이브러리
state table을 베릴로그로 구현한 예시

프로그램 아래의 state table을 바탕으로 한 verilog 코드 작성 3개의 입력 N, D, Q과 출력 R, C를 가지는 회로이며 25cent 제품을 배출하는 자동판매기를 목적으로 한다. N, D, Q는 5cent, 10cent, 25cent를 의미하며, 각각의..

리포트 > 공학/기술|2020.04.13|4페이지|500원|구매(0)|조회(0)

디지털논리회로, state table 구현, 베릴로그
베릴로그 BCD업,다운카운터

1-digit BCD Counter 소스코드inc연산일 땐 Q가 9일땐 Q를 0으로 설정하고 아니라면 Q값을 하나 증가시켜줌.dec연산일 땐 Q가 0일땐 Q를 9로 설정하고, 아니라면 Q값을 하나 내려줌.TCup,TCdown 부분을 순차회로로 설계할 시 한 클럭이 ..

리포트 > 공학/기술|2018.09.09|14페이지|700원|구매(0)|조회(0)

베릴로그, 디지털시스템설계, verilog
베릴로그 테스트벤치 생성 프로그램

: 최상위 탑 모듈 베릴로그 소스 코드 출력: 최상위 탑 모듈을 DUT로 ... 갖는 디폴트 테스트 벤치 베릴로그 소스 코드 논리 설명: 사용자가 ... 완성하여 설계한 설계파일에 대해서 디폴트 테스트 벤치 베릴로그 소스를 자동으로

리포트 > 프로그램소스|2012.12.18|0페이지|4,000원|구매(0)|조회(0)

verilog, testbench, sysemverilog
베릴로그(cpu설계)

1. 설계 과정 Data path Data path 설계는 기존실습을 기반으로 16비트로 확장하여 설계하였다. 구성으로는 RF(resister file),FU(function Unit)으로 구성 되어 있습니다. -RF (Resister File) RF은 R0~R8까지..

리포트 > 공학/기술|2013.04.09|28페이지|3,000원|구매(0)|조회(0)

베릴로그(cpu설계), 제어워드, 제어 ASM 도, 인스트럭션
verilog, 베릴로그, 베릴로그로 짠 32bit ALU

sum:subi$sp, $sp, 8; push sw$ra, 4($sp); return address sw$a, 0($sp); argument n slt$t0, $a0, 1; (n<1)? beq$t0, $zero, L1; if no, go to L1 addi$v0, $..

리포트 > 공학/기술|2011.10.13|8페이지|1,000원|구매(0)|조회(0)

ALU, verilog, 32bits, 출력, 베릴로그로 짠 32bit ALU, 32bit ALU, 32bits ALU 구현 방법 설명
verilog, 베릴로그, 베릴로그로 짠 mips processor, microprocessor

Microprocessor -#6Pipeline Datapath (addi, subi, slti, jal, jr 명령어 추가 및 summation 구현) 1. Verilog Code - capture ◎ Datapath ( Top module )..

리포트 > 프로그램소스|2011.10.13|14페이지|1,500원|구매(0)|조회(0)

파이프라인, pipeline, microprocessor, datapath, MEM, Pipeline Datapath, verilog, 베릴로그, 베릴로그로
베릴로그 8비트 가감산기

2018. 5. 10 제출 전가산기 8개로 -128~+127 까지 표현 가능한 8비트 가산기. 이전캐리가 다음 전가산기값에 영향을 줌. A7,B7은 값에 영향을 주지 않고 단지 부호만 결정하는 sign bit임. mode에 덧셈, 뺄셈이 결정되며 mode==1일 때 X..

리포트 > 공학/기술|2018.09.09|17페이지|700원|구매(0)|조회(0)

베릴로그, 디지털시스템설계, verilog

이전20개 1 2 3 4 5 6 7 8 9 10 다음20개